Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software und IP zum Entwurf, zur Verifikation und zur Fertigung elektronischer Komponenten und Systeme, hat heute seine Initiative zur Beschleunigung des Entwurf geschichteter Multiple-Die-Silizium-Systeme vorgestellt. Sie basiert auf dem Einsatz der 3D-IC-Integration und hat das Ziel, die Anforderungen schnellerer und kleinerer Elektronikprodukte zu erfüllen, welche weniger Verlustleistung aufweisen. Als Teil seiner 3D-IC-Initiative arbeitet Synopsys eng mit führenden IC-Entwicklungs- und Herstellerfirmen zusammen, um eine umfassende EDA-Lösung, einschließlich verbesserter Versionen seiner IC-Implementierungs- und Schaltkreissimulationsprodukte, zu schaffen und bereit zu stellen.
Die 3D-IC-Technologie ergänzt die konventionelle Transistor-Skalierung und ermöglicht Entwicklern, einen höheren Integrationsgrad zu erzielen, indem mehrere Dies vertikal geschichtet, oder auch in einer Seite-an-Seite-"2.5D"-Konfiguration auf einem Silicon-Interposer angeordnet werden können. Die 3D-IC-Integration verwendet die Through-Silicon-Via-(TSV)-Technologie, eine mehr und mehr aufkommende Verbindungstechnologie, die den traditionellen Wire-Bonding-Prozess bei der Chip-/Wafer-Schichtung ersetzen wird. Der Einsatz von TSV kann die Inter-Die-Kommunikationsbandbreite erhöhen, den Formfaktor reduzieren und die Verlustleistung geschichteter Multi-Die-Systeme verringern.
"Nachdem sich die 2D-Skalierung als zunehmend unpraktisch erweist, bildet die 3D-IC-Integration die natürliche Weiterentwicklung der Halbleitertechnologie. Dies führt zur Konvergenz von Performance, Verlustleistung und Funktionalität", erläuterte Phil Marcoux, Managing Director bei PPM Associates. "Einige der Vorteile der 3D-IC-Integration wie steigende Komplexität, verbesserte Performance, reduzierte Leistungsaufnahme und kleinere Footprints, sind bewährt und leicht nachvollziehbar. Andere potenzielle Vorzüge, beispielsweise beschleunigte Produkteinführung sowie geringere Risiken und Kosten, müssen erst noch umgesetzt werden, bevor die 3D-IC-Integration zu einer kommerziell praktikablen Alternative zu traditionellen 2D-Architekturen wird. Die Verfügbarkeit von silizium-erprobten EDA- und IP-Lösungen von Synopsys stellt einen wichtigen Beitrag zur Entwicklung der 3D-IC-Integrationstechnologie in der Halbleiterindustrie dar."
Die 3D-IC-Initiative von Synopsys beginnt auf der Halbleiterbaustein-Ebene. Multi-Die-Stacks enthalten unterschiedliche Materialien, häufig miteinander verbunden, mit variierenden Koeffizienten thermischer Ausdehnung. Jede Temperaturänderung führt wegen unterschiedlichen Temperaturverhaltens zu Materialbelastungen und somit zu Verformungen des Siliziums, wodurch das Transistor-Verhalten beeinflusst wird. Darüber hinaus erzeugen TSVs sowie winzige Erhebungen durch Lötmittel eine permanente Belastung in der sie umgebenden Zone. Synopsys' Interconnect-TCAD-Tool Sentaurus analysiert diese Effekte, modelliert die TSVs in den Die-Schichten, und ermöglicht so die Optimierung des Verhaltens und der Zuverlässigkeit. Halbleiterfirmen wie z. B. Chipfabriken verwenden Modellierungsergebnisse, um für die 3D-IC-Integration spezifische Entwurfsregeln zu erstellen, damit die Produzierbarkeit und Zuverlässigkeit sichergestellt wird.
Im Rahmen seiner 3D-IC-Initiative stellt Synopsys eine umfassende EDA-Lösung bereit, welche einen auf 3D-IC-Integration ausgerichteten Entwurf begünstigt:
- Test-Automatisierung mit DFTMAX(TM) : Design-for-Test für geschichtete Dies und TSV
- DesignWare® STAR Memory-System®-IP: Integrierter Speichertest, Diagnose- und Reparatur-Lösung
- IC Compiler: Place-and-Route-Unterstützung, einschließlich TSV, Microbump, Silicon-Interposer-Redistribution-Layer (RDL) und Signal-Routing, Generierung des Versorgungsnetzwerks und Verbindungschecks
- Extraktion parasitärer Effekte mit StarRC(TM) Ultra: Unterstützung für TSV, Microbump, Interposer-RDL und Signal-Routing-Metal
- Schaltkreissimulation mit HSPICE® und CustomSim(TM) : Multi-Die-Verbindungsanalyse
- PrimeRail: Spannungsabfall- und EM-Analyse
- IC Validator: DRC für Microbumps und TSV, LVS-Verbindungschecks zwischen geschichteten Dies
- Implementierungslösung Galaxy Custom Designer®: nutzer-spezifische Anpassungen in Silicon-Interposer-RDL, Signal-Routing und Versorgungsnetzwerk
- Sentaurus Interconnect: thermo-mechanische Belastungsanalyse zur Untersuchung des Einflusses von TSV und Microbumps in Multi-Die-Stacks
"Die aufkommenden 3D-IC-Integrationstechnologien bieten handfeste Vorteile für Designteams, welche die System-Performance steigern, den Formfaktor verkleinern und die Verlustleistung senken möchten", sagte Antun Domic, Senior Vice President und Geschäftsführer des Geschäftsbereichs Implementierung bei Synopsys. "2.5D- und 3D-IC-Integration wird für die Verlängerung der Lebensdauer ausgereifter Prozesstechnologien sowie für die Ermöglichung der Integration hochgradig heterogener Prozesstechnologien entscheidend sein und die Transistor-Skalierung gemäß "Moore's Law" in vielen Anwendungsbereichen ergänzen. Weil sie eine effizientere Implementierung von Multi-Die-Systemen erlaubt, kann die 3D-IC-Lösung von Synopsys Entwicklungsfirmen in die Lage versetzen, innovative und fortschrittliche Designs rasch auf den Markt zu bringen, um den Trends hin zu schnelleren, dünneren und verlustleistungsärmeren Produkten gerecht zu werden."
Verfügbarkeit
Die 3D-IC-Lösung von Synopsys ist derzeit in Beta-Status verfügbar. Die produktionsreife Version wird für das zweite Kalenderquartal 2012 erwartet. Die 3D-IC-Lösung von Synopsys wird beim Synopsys-User-Group-(SNUG)-Meeting im Silicon Valley, das vom 26. bis zum 28. März 2012 stattfindet, präsentiert.
Die 3D-IC-Technologie ergänzt die konventionelle Transistor-Skalierung und ermöglicht Entwicklern, einen höheren Integrationsgrad zu erzielen, indem mehrere Dies vertikal geschichtet, oder auch in einer Seite-an-Seite-"2.5D"-Konfiguration auf einem Silicon-Interposer angeordnet werden können. Die 3D-IC-Integration verwendet die Through-Silicon-Via-(TSV)-Technologie, eine mehr und mehr aufkommende Verbindungstechnologie, die den traditionellen Wire-Bonding-Prozess bei der Chip-/Wafer-Schichtung ersetzen wird. Der Einsatz von TSV kann die Inter-Die-Kommunikationsbandbreite erhöhen, den Formfaktor reduzieren und die Verlustleistung geschichteter Multi-Die-Systeme verringern.
"Nachdem sich die 2D-Skalierung als zunehmend unpraktisch erweist, bildet die 3D-IC-Integration die natürliche Weiterentwicklung der Halbleitertechnologie. Dies führt zur Konvergenz von Performance, Verlustleistung und Funktionalität", erläuterte Phil Marcoux, Managing Director bei PPM Associates. "Einige der Vorteile der 3D-IC-Integration wie steigende Komplexität, verbesserte Performance, reduzierte Leistungsaufnahme und kleinere Footprints, sind bewährt und leicht nachvollziehbar. Andere potenzielle Vorzüge, beispielsweise beschleunigte Produkteinführung sowie geringere Risiken und Kosten, müssen erst noch umgesetzt werden, bevor die 3D-IC-Integration zu einer kommerziell praktikablen Alternative zu traditionellen 2D-Architekturen wird. Die Verfügbarkeit von silizium-erprobten EDA- und IP-Lösungen von Synopsys stellt einen wichtigen Beitrag zur Entwicklung der 3D-IC-Integrationstechnologie in der Halbleiterindustrie dar."
Die 3D-IC-Initiative von Synopsys beginnt auf der Halbleiterbaustein-Ebene. Multi-Die-Stacks enthalten unterschiedliche Materialien, häufig miteinander verbunden, mit variierenden Koeffizienten thermischer Ausdehnung. Jede Temperaturänderung führt wegen unterschiedlichen Temperaturverhaltens zu Materialbelastungen und somit zu Verformungen des Siliziums, wodurch das Transistor-Verhalten beeinflusst wird. Darüber hinaus erzeugen TSVs sowie winzige Erhebungen durch Lötmittel eine permanente Belastung in der sie umgebenden Zone. Synopsys' Interconnect-TCAD-Tool Sentaurus analysiert diese Effekte, modelliert die TSVs in den Die-Schichten, und ermöglicht so die Optimierung des Verhaltens und der Zuverlässigkeit. Halbleiterfirmen wie z. B. Chipfabriken verwenden Modellierungsergebnisse, um für die 3D-IC-Integration spezifische Entwurfsregeln zu erstellen, damit die Produzierbarkeit und Zuverlässigkeit sichergestellt wird.
Im Rahmen seiner 3D-IC-Initiative stellt Synopsys eine umfassende EDA-Lösung bereit, welche einen auf 3D-IC-Integration ausgerichteten Entwurf begünstigt:
- Test-Automatisierung mit DFTMAX(TM) : Design-for-Test für geschichtete Dies und TSV
- DesignWare® STAR Memory-System®-IP: Integrierter Speichertest, Diagnose- und Reparatur-Lösung
- IC Compiler: Place-and-Route-Unterstützung, einschließlich TSV, Microbump, Silicon-Interposer-Redistribution-Layer (RDL) und Signal-Routing, Generierung des Versorgungsnetzwerks und Verbindungschecks
- Extraktion parasitärer Effekte mit StarRC(TM) Ultra: Unterstützung für TSV, Microbump, Interposer-RDL und Signal-Routing-Metal
- Schaltkreissimulation mit HSPICE® und CustomSim(TM) : Multi-Die-Verbindungsanalyse
- PrimeRail: Spannungsabfall- und EM-Analyse
- IC Validator: DRC für Microbumps und TSV, LVS-Verbindungschecks zwischen geschichteten Dies
- Implementierungslösung Galaxy Custom Designer®: nutzer-spezifische Anpassungen in Silicon-Interposer-RDL, Signal-Routing und Versorgungsnetzwerk
- Sentaurus Interconnect: thermo-mechanische Belastungsanalyse zur Untersuchung des Einflusses von TSV und Microbumps in Multi-Die-Stacks
"Die aufkommenden 3D-IC-Integrationstechnologien bieten handfeste Vorteile für Designteams, welche die System-Performance steigern, den Formfaktor verkleinern und die Verlustleistung senken möchten", sagte Antun Domic, Senior Vice President und Geschäftsführer des Geschäftsbereichs Implementierung bei Synopsys. "2.5D- und 3D-IC-Integration wird für die Verlängerung der Lebensdauer ausgereifter Prozesstechnologien sowie für die Ermöglichung der Integration hochgradig heterogener Prozesstechnologien entscheidend sein und die Transistor-Skalierung gemäß "Moore's Law" in vielen Anwendungsbereichen ergänzen. Weil sie eine effizientere Implementierung von Multi-Die-Systemen erlaubt, kann die 3D-IC-Lösung von Synopsys Entwicklungsfirmen in die Lage versetzen, innovative und fortschrittliche Designs rasch auf den Markt zu bringen, um den Trends hin zu schnelleren, dünneren und verlustleistungsärmeren Produkten gerecht zu werden."
Verfügbarkeit
Die 3D-IC-Lösung von Synopsys ist derzeit in Beta-Status verfügbar. Die produktionsreife Version wird für das zweite Kalenderquartal 2012 erwartet. Die 3D-IC-Lösung von Synopsys wird beim Synopsys-User-Group-(SNUG)-Meeting im Silicon Valley, das vom 26. bis zum 28. März 2012 stattfindet, präsentiert.
