Synopsys, Inc. (Nasdaq: SNPS), weltweit führender Anbieter von Software und IP zum Entwurf und zur Fertigung integrierter Schaltungen, hat heute die DRC/LVS-Lösung IC-Validator zur In-Design-Physical-Verification und zum Signoff hochentwickelter Designs bei 45 Nanometer (nm) und darunter vorgestellt. Konstruiert zum Erreichen der für führende Fertigungsprozesse erforderlichen hohen Genauigkeit und einer ausgezeichneten Skalierbarkeit für eine effiziente Ausnutzung der verfügbaren Hardware, sowie nicht zuletzt durch seine Anwenderfreundlichkeit, bietet IC-Validator eine Steigerung der Produktivität beim physikalischen Entwurf. IC-Validator kann den Gesamt-Zeitaufwand für die physikalische Verifikation durch In-Design-Verifikation, Stream-Out-Reduktion, inkrementelle Verarbeitung, automatische Fehlererkennung und -behebung, sowie annähernd lineare Skalierbarkeit über mehrere CPU-Cores signifikant verringern. IC-Validator ist produktionsreif und wurde von TSMC in deren EDA-Qualifizierungsprogramm für Design-Rule-Checking/Layout-Verification-Signoff (DRC/LVS) ab 28nm aufgenommen.
TSMC setzte strenge Qualifizierungskriterien um, um bei der physikalischen Verifikation für den Signoff eine ausreichende DRC/LVS-Genauigkeit sicherzustellen. "Wir haben während der Entwicklung des IC-Validators eng mit Synopsys zusammengearbeitet und ihn in unser 28nm-EDA-Qualifizierungsprogramm integriert", erläutert S. T. Juang, Senior Director der Abteilung Design-Infrastructure bei TSMC. "Eine derartige Zusammenarbeit mit Synopsys hat gute Resultate mit dem IC-Validator in TSMCs neuestem EDA-Qualifizierungsbericht zur physikalischen Verifikation erbracht."
Herkömmliche Ansätze beim physikalischen Entwurf können als "implementieren, dann verifizieren" bezeichnet werden und resultieren in mehrfachen Iterationen zwischen Entwurf und Signoff. Bei Spitzenprozessen wie 45nm und darunter kann dieser Ansatz zu langsam sein und die Design-Konvergenz kompliziert gestalten, weil Layout-Korrekturen die Entwurfsziele wie Chipfläche, Timing und Power beeinflussen können. In-Design-Physical-Verification integriert sämtliche Constraints der physikalischen Verifikation in die Entwurfsphase und unterstützt die Sicherstellung eines sauberen Layouts beim Verlassen der Entwurfsumgebung, wodurch späte Überraschungen kurz vor Tapeout vermieden werden. Mit In-Design-Verification können spezifische Fehler und ausgewählte Layout-Bereiche inkrementell adressiert werden, was zu einer Verkürzung der Gesamt-Entwurfszeit führt. Ferner kann IC-Validator Design-Rule-Verletzungen innerhalb des globalen Entwurfskontextes automatisch erkennen und beheben. Operationen, die typischerweise während der physikalischen Verifikation ausgeführt werden, wie beispielsweise Metal-Fills, können zusätzliche Designänderungen auslösen, um Timing-Closure zu erreichen. Im Zusammenwirken mit IC-Compiler reduziert der In-Design-Flow von IC-Validator die Anzahl solcher Iterationen drastisch, weil Timing-Driven-Metal-Fill in Signoff-Qualität bereits während der Entwurfsphase stattfindet.
"Unsere Kunden haben den Bedarf an schnellerem DRC/LVS bei hochentwickelten Fertigungsprozessen erkannt und die Notwendigkeit aufgezeigt, die physikalische Verifikation in eine frühe Phase des Implementierungsflows zu integrieren, um Iterationen zu vermeiden, welche die Gesamt-Entwurfszeit ernsthaft negativ beeinflussen können," sagte Antun Domic, Senior Vice President und Geschäftsführer der Implementation Group bei Synopsys. "In-Design-Physical-Verification mit IC-Validator, kombiniert mit seiner Präzision und dem effizienten Umgang mit immer weiter steigender Design-Rule-Komplexität, wird den physikalischen Entwurf für unsere Kunden signifikant verkürzen."
TSMC setzte strenge Qualifizierungskriterien um, um bei der physikalischen Verifikation für den Signoff eine ausreichende DRC/LVS-Genauigkeit sicherzustellen. "Wir haben während der Entwicklung des IC-Validators eng mit Synopsys zusammengearbeitet und ihn in unser 28nm-EDA-Qualifizierungsprogramm integriert", erläutert S. T. Juang, Senior Director der Abteilung Design-Infrastructure bei TSMC. "Eine derartige Zusammenarbeit mit Synopsys hat gute Resultate mit dem IC-Validator in TSMCs neuestem EDA-Qualifizierungsbericht zur physikalischen Verifikation erbracht."
Herkömmliche Ansätze beim physikalischen Entwurf können als "implementieren, dann verifizieren" bezeichnet werden und resultieren in mehrfachen Iterationen zwischen Entwurf und Signoff. Bei Spitzenprozessen wie 45nm und darunter kann dieser Ansatz zu langsam sein und die Design-Konvergenz kompliziert gestalten, weil Layout-Korrekturen die Entwurfsziele wie Chipfläche, Timing und Power beeinflussen können. In-Design-Physical-Verification integriert sämtliche Constraints der physikalischen Verifikation in die Entwurfsphase und unterstützt die Sicherstellung eines sauberen Layouts beim Verlassen der Entwurfsumgebung, wodurch späte Überraschungen kurz vor Tapeout vermieden werden. Mit In-Design-Verification können spezifische Fehler und ausgewählte Layout-Bereiche inkrementell adressiert werden, was zu einer Verkürzung der Gesamt-Entwurfszeit führt. Ferner kann IC-Validator Design-Rule-Verletzungen innerhalb des globalen Entwurfskontextes automatisch erkennen und beheben. Operationen, die typischerweise während der physikalischen Verifikation ausgeführt werden, wie beispielsweise Metal-Fills, können zusätzliche Designänderungen auslösen, um Timing-Closure zu erreichen. Im Zusammenwirken mit IC-Compiler reduziert der In-Design-Flow von IC-Validator die Anzahl solcher Iterationen drastisch, weil Timing-Driven-Metal-Fill in Signoff-Qualität bereits während der Entwurfsphase stattfindet.
"Unsere Kunden haben den Bedarf an schnellerem DRC/LVS bei hochentwickelten Fertigungsprozessen erkannt und die Notwendigkeit aufgezeigt, die physikalische Verifikation in eine frühe Phase des Implementierungsflows zu integrieren, um Iterationen zu vermeiden, welche die Gesamt-Entwurfszeit ernsthaft negativ beeinflussen können," sagte Antun Domic, Senior Vice President und Geschäftsführer der Implementation Group bei Synopsys. "In-Design-Physical-Verification mit IC-Validator, kombiniert mit seiner Präzision und dem effizienten Umgang mit immer weiter steigender Design-Rule-Komplexität, wird den physikalischen Entwurf für unsere Kunden signifikant verkürzen."
