Synopsys, Inc. (Nasdaq:SNPS), ein weltweit führender Anbieter von Software zum Entwurf integrierter Schaltungen, gibt bekannt, dass Enterasys Networks nach einer umfassenden Evaluation verfügbarer Lösungen sich für die Synopsys-VCS®-Lösung zur funktionalen Verifikation sowie die SystemVerilog-Native-Testbench (NTB) entschieden hat. Enterasys, ein Anbieter von Netzwerk-Infrastruktur-Produkten, die durch Sicherheitsmerkmale geschützt sind, setzt die VMM-Methodology gemäß dem Verification-Methodology-Manual (VMM) für SystemVerilog ein, um die Schaffung einer leistungsstarken, effizienten Verifikationsumgebung zu beschleunigen. Enterasys hat eine SystemVerilog-Verifikationsumgebung für einen komplexen, auf mehrere Chips verteilten Telekommunikationsrouter in deutlich kürzerer Zeit entwickelt als dies bei früheren Entwürfen möglich war. Mit der VCS-Lösung wurden Entwurfsfehler gefunden, die mit herkömmlichen Verifikations¬umgebungen unentdeckt geblieben waren.
„Der Schritt hin zu einem auf SystemVerilog basierenden Verifikationsflow mit VCS-NTB hat unsere Verifikationsproduktivität im Vergleich zu früheren Projekten verdoppelt,” kommentiert Scott Scheeler, Vice President des Bereichs Engineering bei Enterasys. „Die VMM-Methodology war eine große Hilfe zu Beginn der Arbeit mit SystemVerilog. Sie hat unserem Team ermöglicht, innerhalb nur weniger Monate eine vollständige, robuste und skalierbare Verifikationsumgebung aufzubauen.”
Erhöhte Produktivität mit VCS und SystemVerilog
Enterasys’ komplexes System bestand aus einem kundenspezifischen ASIC und zwei großen FPGAs, die allesamt mit SystemVerilog verifiziert wurden. Große Teile des Designs stammten von einem Produkt früherer Generation. Das Verifikationsteam erstellte jedoch die Testbench von Grund auf neu, um die Vorteile sowohl von SystemVerilogs überlegener Verifikationsfähigkeiten als auch der Grundbausteine der robusten VMM-Methodology-Umgebung auszuschöpfen. Enterasys profitierte sehr vom leistungsstarken Constraint-Solver der VCS-Lösung, in dem Tausende von Constraints mit Hunderten von Variablen spezifiziert werden, um eine vollständige Kontrolle über die zufällige Anordnung von Instruktionen zu erhalten.
Obwohl SystemVerilog bzw. die VMM-Methodology zum allerersten Mal eingesetzt wurde, betrug die Lernphase des Enterasys-Verifikationsteams weniger als einen Monat, und der Aufbau der kompletten Umgebung wurde in weniger als sechs Monaten abgeschlossen. Vor dem Einsatz von SystemVerilog erforderten ähnliche Projekte typischerweise größere Teams und längere Entwicklungszeiten, um vergleichbare Ergebnisse zu erzielen. Das Team nutzte die VMM-Methodology zu einem inkrementellen Aufbau der Umgebung, sodass erste Tests bereits kurz nach Projektbeginn laufen konnten. Nach Fertigstellung war die SystemVerilog-Umgebung viel kleiner und übersichtlicher als vorhergehende Projekte. Das Team kam zu dem Schluss, dass mit SystemVerilog und der VMM-Methodology eine höhere Produktivität erzielt wurde als mit seiner herkömmlichen Umgebung.
„Enterasys’ gesteigerte Verifikationsproduktivität ist ein klarer Beweis des Werts von SystemVerilog und der VMM-Methodology mit VCS-NTB,” bemerkt George Zafiropoulos, Vice President Marketing der Verification Group bei Synopsys, Inc. „Eine höhere Verifikationsproduktivität verschafft Unternehmen wie Enterasys mit größer werdenden und immer schwieriger zu verifizierenden Designs einen zunehmenden Wettbewerbsvorteil.”
„Der Schritt hin zu einem auf SystemVerilog basierenden Verifikationsflow mit VCS-NTB hat unsere Verifikationsproduktivität im Vergleich zu früheren Projekten verdoppelt,” kommentiert Scott Scheeler, Vice President des Bereichs Engineering bei Enterasys. „Die VMM-Methodology war eine große Hilfe zu Beginn der Arbeit mit SystemVerilog. Sie hat unserem Team ermöglicht, innerhalb nur weniger Monate eine vollständige, robuste und skalierbare Verifikationsumgebung aufzubauen.”
Erhöhte Produktivität mit VCS und SystemVerilog
Enterasys’ komplexes System bestand aus einem kundenspezifischen ASIC und zwei großen FPGAs, die allesamt mit SystemVerilog verifiziert wurden. Große Teile des Designs stammten von einem Produkt früherer Generation. Das Verifikationsteam erstellte jedoch die Testbench von Grund auf neu, um die Vorteile sowohl von SystemVerilogs überlegener Verifikationsfähigkeiten als auch der Grundbausteine der robusten VMM-Methodology-Umgebung auszuschöpfen. Enterasys profitierte sehr vom leistungsstarken Constraint-Solver der VCS-Lösung, in dem Tausende von Constraints mit Hunderten von Variablen spezifiziert werden, um eine vollständige Kontrolle über die zufällige Anordnung von Instruktionen zu erhalten.
Obwohl SystemVerilog bzw. die VMM-Methodology zum allerersten Mal eingesetzt wurde, betrug die Lernphase des Enterasys-Verifikationsteams weniger als einen Monat, und der Aufbau der kompletten Umgebung wurde in weniger als sechs Monaten abgeschlossen. Vor dem Einsatz von SystemVerilog erforderten ähnliche Projekte typischerweise größere Teams und längere Entwicklungszeiten, um vergleichbare Ergebnisse zu erzielen. Das Team nutzte die VMM-Methodology zu einem inkrementellen Aufbau der Umgebung, sodass erste Tests bereits kurz nach Projektbeginn laufen konnten. Nach Fertigstellung war die SystemVerilog-Umgebung viel kleiner und übersichtlicher als vorhergehende Projekte. Das Team kam zu dem Schluss, dass mit SystemVerilog und der VMM-Methodology eine höhere Produktivität erzielt wurde als mit seiner herkömmlichen Umgebung.
„Enterasys’ gesteigerte Verifikationsproduktivität ist ein klarer Beweis des Werts von SystemVerilog und der VMM-Methodology mit VCS-NTB,” bemerkt George Zafiropoulos, Vice President Marketing der Verification Group bei Synopsys, Inc. „Eine höhere Verifikationsproduktivität verschafft Unternehmen wie Enterasys mit größer werdenden und immer schwieriger zu verifizierenden Designs einen zunehmenden Wettbewerbsvorteil.”
