Das IDT 72T36135 bildet einen Ersatz für herkömmliche Verfahren zur Realisierung der Zwischenspeicherung (sog. Buffering) mit hoher Dichte und Geschwindigkeit. Früher mussten die Anwender bei der Entwicklung eines FIFO-Controllers auf ein FPGA zurückgreifen und noch externen Speicher in Form von SRAM hinzufügen. Diese Methode war sehr kostspielig, belegte zusätzlichen Platz auf der Leiterplatte und erforderte einen langwierigen Entwicklungs- und Erprobungszyklus. Ein solches Design konnte seinen hohen Datendurchsatz nur erreichen (8 Gbps hinein und 8 Gbps heraus), indem eine „massiv parallele“ Lösung gewählt wurde, die Hunderte teure FPGA-I/Os benötigt. Das Routen dieser großen Anzahl an I/Os erhöhte ebenfalls den Aufwand und die Kosten des Boardlayouts.
Das neue IDT 72T36135 verkürzt die Zeit bis zur Markteinführung durch eine massive Entlastung des FPGA-Entwicklers. Die Arbeit des Entwicklers auf Board-Ebene wird erheblich vereinfacht, weil IDT die Option der Verwendung von nur einem einzigen 18-Mbit-Speicherbauelement eröffnet, anstatt entweder zwei 9-Mbit-FIFOs oder einer Lösung mit FPGA plus SRAM verwenden zu müssen.
Das IDT 72T36135 bietet eine ganze Reihe von Value-Added-Funktionen. Der wählbare I/O-Pegel an jedem Port bietet Schnittstellenkompatibilität zu Bauteilen, die mit unterschiedlichen Spannungspegeln arbeiten. Eine Anpassung von unter-schiedlichen Busbreiten ist ebenso möglich, wie die Anpassung unterschiedlicher Frequenzen sowie das Setzen von Flags.
Das IDT 72T36135 gibt es im Platz sparenden Gehäuse 240 PBGA. Es ist um 50 Prozent kleiner als alle bisherigen Zwei-Chip-Lösungen. Dieses Bauteil ist auch pinkompatibel zu den vorhandenen 9-Mbit-TeraSync-FIFO-Produkten von IDT, was einen einfachen Upgrade-Pfad ohne jegliche Leiterplatten-Änderungen eröffnet und es dem Entwickler erlaubt, sein Design mit einer breiten Palette von Buffer-Fähigkeiten in einem Single-Board-Layout auszustatten. Das IDT 72T36135 ist über Memec Insight erhältlich.
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