LSI Logic stellt QDR-2 SRAM Memory Interfaces für die Entwicklung von High-End-Netzwerk- und Speicherprodukten vor

Schnellste QDR-2 SRAM Memory Interfaces der Industrie mit HSTL-I/O-Treibern ermöglichen raschere und einfachere Produktentwicklung

(PresseBox) ( München, )
LSI Logic Corporation (NYSE: LSI) stellt schnellstes Physical Layer Interface für QDR-2 SRAMs vor und ermöglicht somit die Entwicklung von High-End Netzwerk-Routern, Switches und Host Bus Adaptern der nächsten Generation. Der neue QDR-2 ASIC-Core unterstützt Geschwindigkeiten von bis zu 333MHz/667Mbps, wodurch die Hersteller von Netzwerkprodukten die geringen Latenzzeiten und die hohe Bandbreite des QDR-2 SRAM für die Entwicklung von Terabit-Produkten bei kürzerer Entwicklungsdauer nutzen können.

Der QDR-2 Core von LSI Logic ist ein Physical Layer Interface mit einem speziellen HSTL I/O- Schnittstellentreiber, der einfach in Standardzellen-ASICs oder RapidChip-Plattform ASICs integriert werden kann und somit schnelle SoC-Designs (System-on-Chip) ermöglicht. Das QDR-2 ist eine in Silizium verifizierte Schnittstelle für den Physical Layer, welche das Risiko und die Entwicklungszeit merklich reduziert.

QDR-2 SRAMs sind ideal für Anwendungen mit Terabit-Geschwindigkeit in den Bereichen Telekommunikation und Datennetzwerke, wo große Bandbreite und kurze Latenzzeiten eine wichtige Rolle spielen", sagt Jean Bou-Farhat, Vice President CoreWare bei LSI Logic. Diese leistungsfähigen Memories stellen allerdings eine neue Herausforderung bei der Entwicklung und Implementierung von Schnittstellen für den Physical Layer dar. Der QDR-2 Core wurde entwickelt, um eine schnelle, einfache und zuverlässige Implementierung zu ermöglichen, die zuvor bereits in Silizium getestet und validiert wurde."

Der QDR-2 Core von LSI Logic beinhaltet Hardmacros für den Adress- und Datenpfad mit HSTL-I/O-Treibern und stellt eine integrationsfreundliche Schnittstelle für den Physical Layer zwischen dem kundenspezifischen Memory Controller auf dem ASIC sowie dem Daten- und Adressbus des QDR-SRAM-Speichers zur Verfügung. Der Core und die I/Os sind in der Gflx-Technologie (0,11um) von LSI Logic verfügbar und arbeiten mit Datenraten von bis zu 667 Mbps. Die Schreib- und Lese-Datenpfade sind 18 Bit breit und können parallel angeordnet werden, so dass Datenbusse mit einer Breite von 18 Bit, 36 Bit oder 72 Bit und einer Gesamtbandbreite von 24 Gbps, 48 Gbps oder 96 Gbps entstehen. Das Adress-Hardmacro ist 22 Bit breit. Sollte eine Anwendung mehr Adressbits benötigen, können mehrere Adress-Hardmacros eingesetzt werden.

Der QDR-2 Core verwendet Hardmacros mit vorab verifizierter Funktionalität und einem garantierten Timing. Das Master-Delay-Hardmacro garantiert eine 90 Grad Phasenverschiebung über PVT, indem es die Clock-Periode mit genauen analogen Verzögerungselementen ausmisst. Die Schreib- und Lese-Datenpfad-Hardmacros enthalten die Datenschnittstelle zwischen der Controller-Logik und dem Speicher. Die Datenpfad-Hardmacros unterstützen Datentransfers von und zum QDR-SRAM auf beiden Flanken des Taktes, wodurch der Datendurchsatz verdoppelt wird.

Der QDR-2 Core unterstützt Burst-Längen von 2 und 4, programmierbare Delays für Lesezugriffe, eine Phasenverschiebung von 0 oder 90 Grad der Schreibdaten gegenüber dem Ausgangstakt, sowie Scan- und BIST-Funktionen. Dabei nutzt der Core eine DLL (Delay Locked Loop), um ein programmierbares Delay über PVT konstant zu halten. Die Hardmacros wurden für einen Betrieb bis 333MHz/667Mbps über alle Prozess-, Spannungs- und Temperaturbedingungen optimiert. Die HSTL-I/O-Treiber und Receiver von LSI Logic arbeiten mit 1,8 V oder 1,5 V und ermöglichen den Entwicklern einen Umstieg auf künftige Low-Power-Bauteile. Der HSTL-I/O unterstützt mehrere Impedanzmodi, Kontrolle der Treiberimpedanz, einen ausgezeichneten Duty-Cycle und bietet eine hervorragende Signalintegrität.

Über CoreWare
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Die umfassende CoreWare IP-Bibliothek von LSI Logic bietet IP-Lösungen bewährter Qualität, die nahtlos mit Design Flows von Standardzellen-ASICs und RapidChip Plattform ASICs zusammenarbeiten. Die CoreWare-IP-Bibliothek beinhaltet High-Speed standardkonforme GigaBlaze und HyperPHY SerDes, leistungsfähige ARM- und MIPS-Prozessoren mit entsprechenden Systemen, lizenzierbare ZSP-DSP-Cores, Prozessorperipherie und AMBA On-Chip-Busstrukturen, USB-Cores, Memory PHYs und Controller, Ethernet MAC- und PHY-Cores, PCI Express, XGXS, SPI4.2 und andere IP für die Protokollebene. Mit Hilfe der CoreWare IP-Lösungen lassen sich das Risiko und die Entwicklungszeiten von komplexen SoC-Designs deutlich reduzieren. Zudem unterstützt eine weltweite IP Support Organisation die Kunden bei allen Aspekten des CoreWare SoC-Designs.
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