Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software und IP zum Entwurf und zur Fertigung integrierter Schaltungen, präsentiert sein neues Syntheseprodukt Design-Compiler®-Graphical. Es verkürzt die Implementierungszeit für System-on-Chip-(SoC)-Bausteine, indem es RTL-Entwicklern hilft, Congestion-Probleme bei der Verdrahtung zu vermeiden, die typischerweise während des detaillierten Routings auftreten. Design-Compiler-Graphical ist die industrieweit erste Syntheselösung, welche bereits frühzeitig im Designflow Congestion-"Hot-Spots" aufzeigt. Auch bietet die Lösung den Entwicklern eine Visualisierung der betroffenen Schaltkreisregionen und führt Optimierungen mit dem Ziel aus, Congestion in diesen Bereichen zu minimieren. Die Fähigkeit zur Vorhersage, Visualisierung und Verringerung von Routing-Problemen bereits vor der physikalischen Implementierung reduziert die Anzahl der Iterationen zwischen Synthese und Place&Route substantiell und kann die Projektlaufzeit, den Aufwand und die Kosten signifikant vermindern.
"Die topografische Technologie in Design Compiler hat bereits zu einem Produktivitätsschub bei unseren Entwicklern geführt," erläutert Shahar Even-Zur, Leiter des Physical-Design-Teams bei Dune Networks. "Wir erwarten eine weitere signifikante Reduktion der Design-Implementierungszeit durch Anwendung des neuen Design-Compiler-Graphical-Produkts, nachdem wir verifiziert haben, dass es Routing Congestion bereits während der RTL-Synthese automatisch reduziert."
Entwickler in aller Welt haben durch den Einsatz der Design Compiler Topographical Technology eine rasche Design Closure erzielt. Auf diese Weise wird nämlich eine enge Korrelation mit den IC-Compiler-Ergebnissen bei der physikalischen Implementierung hinsichtlich Timing, Chipfläche und Verlustleistung sichergestellt. Aber selbst wenn ein Design alle Performance-Spezifikationen erfüllt, kann Congestion ein ernstes Problem darstellen. Das macht ein erfolgreiches Routing sehr schwierig und führt somit zu längeren Designzyklen und mehr Iterationen zwischen Synthese und Place&Route.
Das neue Design-Compiler-Graphical-Produkt von Synopsys umgeht diese Iterationen, die gerade bei sehr umfangreichen Designs langwierig und mühsam sind. Erstens bietet es Congestion-Reports sowie Möglichkeiten zur Visualisierung, um Entwickler bei der Identifikation der betroffenen Schaltkreisregionen zu unterstützen. Zweitens verwendet es Optimierungstechniken zur Synthese eines Designs mit deutlich weniger Congestion-Potenzial. Dadurch wird ein besserer Startpunkt für den physikalischen Entwurf geschaffen. Die Fähigkeit, Routing-Congestion-Probleme frühzeitig im Entwurfsprozess zunächst abzuschätzen und sie dann zu verhindern, ergibt einen zuverlässigeren, geradlinigeren Designflow von der RTL-Synthese bis hin zur physikalischen Implementierung. Somit können mehrere Wochen Entwurfszeit eingespart werden.
"Je mehr die Halbleiterfirmen die Vorteile kleinerer Prozessgeometrien ausnutzen möchten, um immer mehr Funktionalität in SoCs zu realisieren, desto mehr entwickelt sich Routing-Congestion zu einem wesentlichen Nadelöhr bei der Entwicklung," bemerkt Antun Domic, Senior Vice President und General Manager der Implementation-Group bei Synopsys. "Als Antwort darauf hat Synopsys seine topografische Technologie in Design Compiler erweitert, um seinen Kunden Vorteile zu verschaffen, die weit über eine starke Korrelation zwischen Timing, Chipfläche und Verlustleistung hinausgehen. Die Anwender, die das Produkt frühzeitig einsetzten, machen die Erfahrung, dass aufgrund der Automatisierung zum Zwecke der Vorhersage und Verringerung von Congestion die Designzyklen viel kürzer werden."
Design Compiler Graphical ist ab sofort als Erweiterung von DC-Ultra verfügbar.
"Die topografische Technologie in Design Compiler hat bereits zu einem Produktivitätsschub bei unseren Entwicklern geführt," erläutert Shahar Even-Zur, Leiter des Physical-Design-Teams bei Dune Networks. "Wir erwarten eine weitere signifikante Reduktion der Design-Implementierungszeit durch Anwendung des neuen Design-Compiler-Graphical-Produkts, nachdem wir verifiziert haben, dass es Routing Congestion bereits während der RTL-Synthese automatisch reduziert."
Entwickler in aller Welt haben durch den Einsatz der Design Compiler Topographical Technology eine rasche Design Closure erzielt. Auf diese Weise wird nämlich eine enge Korrelation mit den IC-Compiler-Ergebnissen bei der physikalischen Implementierung hinsichtlich Timing, Chipfläche und Verlustleistung sichergestellt. Aber selbst wenn ein Design alle Performance-Spezifikationen erfüllt, kann Congestion ein ernstes Problem darstellen. Das macht ein erfolgreiches Routing sehr schwierig und führt somit zu längeren Designzyklen und mehr Iterationen zwischen Synthese und Place&Route.
Das neue Design-Compiler-Graphical-Produkt von Synopsys umgeht diese Iterationen, die gerade bei sehr umfangreichen Designs langwierig und mühsam sind. Erstens bietet es Congestion-Reports sowie Möglichkeiten zur Visualisierung, um Entwickler bei der Identifikation der betroffenen Schaltkreisregionen zu unterstützen. Zweitens verwendet es Optimierungstechniken zur Synthese eines Designs mit deutlich weniger Congestion-Potenzial. Dadurch wird ein besserer Startpunkt für den physikalischen Entwurf geschaffen. Die Fähigkeit, Routing-Congestion-Probleme frühzeitig im Entwurfsprozess zunächst abzuschätzen und sie dann zu verhindern, ergibt einen zuverlässigeren, geradlinigeren Designflow von der RTL-Synthese bis hin zur physikalischen Implementierung. Somit können mehrere Wochen Entwurfszeit eingespart werden.
"Je mehr die Halbleiterfirmen die Vorteile kleinerer Prozessgeometrien ausnutzen möchten, um immer mehr Funktionalität in SoCs zu realisieren, desto mehr entwickelt sich Routing-Congestion zu einem wesentlichen Nadelöhr bei der Entwicklung," bemerkt Antun Domic, Senior Vice President und General Manager der Implementation-Group bei Synopsys. "Als Antwort darauf hat Synopsys seine topografische Technologie in Design Compiler erweitert, um seinen Kunden Vorteile zu verschaffen, die weit über eine starke Korrelation zwischen Timing, Chipfläche und Verlustleistung hinausgehen. Die Anwender, die das Produkt frühzeitig einsetzten, machen die Erfahrung, dass aufgrund der Automatisierung zum Zwecke der Vorhersage und Verringerung von Congestion die Designzyklen viel kürzer werden."
Design Compiler Graphical ist ab sofort als Erweiterung von DC-Ultra verfügbar.
